來源：量子位

魚羊 編譯整理

量子位 報道 | 公眾號 QbitAI

5nm才剛嘗上鮮，臺積電的3nm廠房也已竣工，甚至傳出2nm工藝取得突破的消息。

眼看著摩爾定律極限將至，下一步突破，恐怕就要看碳納米管的了。

畢竟，芯片制造工藝達到5nm，就意味著單個晶體管柵極的長度僅為10個原子大小。而碳納米晶體管的直徑僅為1nm。

并且，導電更快、效率更高。

但從1998被提出至今，碳納米管芯片仍存在一系列設計、制造和功能上的問題，比如其在邏輯電路中充當開關時的控制問題。

現在，由臺積電首席科學家黃漢森領導，來自臺積電、斯坦福大學和加州大學圣地亞哥分校的研究人員，提出了一種新的制造工藝，能更好地控制碳納米管晶體管。

并且，仿真實驗的結果表明，用這一方法制造出的碳納米管元件，與基于CMOS(互補式金屬氧化物半導體)的硅元件性能更為接近。

具體詳情，一起來看。

新的柵極電介質工藝

在進入正題之前，不妨先來了解一下柵極電介質。

這是位于柵極（gate）和晶體管溝道區域之間的一層絕緣層。

當晶體管在邏輯電路中充當開關時，柵極上的電壓會在溝道區域產生電場，從而切斷電流的流動，控制下方溝道的導通和關斷。

△CMOS截面圖，圖源：維基百科

最早，這一絕緣層由二氧化硅構成。但隨著硅晶體管尺寸的不斷縮小，絕緣層也不得不變得越來越薄，以便用更少的電壓來控制電流，降低能耗。

這時候，二氧化硅就不再適用了：絕緣層太薄，那么由于量子力學的隧穿效應，實際上任何電荷都能穿透它，造成能量浪費。

于是，半導體領域的研究人員搬出了一種具有較高介電常數（即高k）的介質材料——二氧化鉿。介電常數高，也就意味著更厚的二氧化鉿層，就能實現更薄的二氧化硅層的性能。

碳納米管晶體管上同樣采用了二氧化鉿柵極電介質。但新的問題出現了：

沉積高k電介質的方法是原子層沉積。這一方法需要一個“起始點”，在硅中，就是表面自然形成的薄薄氧化層。

但碳納米管不會自然形成氧化層啊，這就導致它并不能為沉積提供“起始點”。

納米管的瑕疵倒是可以形成沉積點，但這又會限制其導電能力。

那么，怎么才能在不影響其性能的情況下，解決這個棘手的問題呢？

這時候，我們書歸正傳，來看看這項新研究提出的解決方案：

在碳納米管和二氧化鉿之間加入一個中間k介質。

△中間圓形為納米管，上部黑色為柵極

具體而言，根據臺積電Matthias Passtlack和加州大學圣地亞哥分校Andrew Kummel教授的研究，是將二氧化鉿和氧化鋁相結合。

其中，氧化鋁采用加州大學圣地亞哥分校發明的納米霧（nanofog）技術制備。氧化鋁會像水蒸氣凝結成霧一樣，凝結成簇，覆蓋在納米管表面。

以氧化鋁界面為基礎，二氧化鉿原子層沉積的過程就能展開了。

實驗結果

兩種電介質的綜合電特性，使得研究人員能夠在一個直徑只有15nm的柵極下，構造一個厚度小于4nm的柵極電介質裝置。

并且，根據這一方法制備的碳納米管元件，具備與基于CMOS的硅元件形似的開/關電流比特性。

仿真實驗的結果還表明，即使是柵極電介質更薄、尺寸更小的元件，也同樣work。

碳納米管取代硅，還有多遠？

當然，控制問題僅僅只是一方面。

想要讓碳納米管芯片真正具備與硅基芯片一戰的實力，還有許多亟待解決的挑戰。

比如如何制備超高半導體純度、順排、高密度、大面積均勻的碳納米管陣列。比如如何對碳納米管進行摻雜以增加柵極兩側的載流子數量……

不過近年以來，也不斷有好消息傳出。

北京大學彭練矛院士團隊，今年5月份就在Science上發文，發展了一套可以制備排列碳納米管的技術，排列密度達到每微米200-250根。

去年，MIT研究團隊發布全球首款碳納米管通用計算芯片，使用超過14000個晶體管，并且碳納米管產率為100%。也就是說，14000個晶體管每個都有效，沒有一個報廢。

黃漢森就表示：

我們正在一件一件地搬除障礙。

如果我們能把所有解決方案組合在一起，我們就能擊敗硅。

參考鏈接：

https://spectrum.ieee.org/nanoclast/semiconductors/devices/scaleddown-carbon-nanotube-transistors-inch-closer-to-silicon-abilities

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