來源：解碼Decode

　　半導(dǎo)體作為人類科技進(jìn)步的技術(shù)核心，過去一直按摩爾定律前進(jìn)。這期間因為智能手機(jī)芯片小型低功耗的特殊要求，又顯著放大了制程微型化的作用。

　　臺積電就沿著晶體管縮小這條路徑屢試不爽，始終保持著行業(yè)領(lǐng)先。從180nm到3nm，臺積電用20年時間熬走了99%的競爭對手。尤其28nm后，在FinFET技術(shù)上逐步甩開競爭對手，14nm以下基本處于市場壟斷地位。

　　但是，即便熬走了對手臺積電還要面對一個更棘手的問題：摩爾定律的衰減，使得晶體管微型化變得越來越困難。

　　硅基半導(dǎo)體的技術(shù)演進(jìn)，每18 -24個月晶體管的數(shù)量翻倍帶來芯片性能提升一倍，或成本下降一半。十多年來，CPU和GPU的性能每兩年多穩(wěn)步提高一倍，而晶體管密度每三年翻一番，能源效率用了近四年的時間才達(dá)到這一目標(biāo)，摩爾定律仍在前進(jìn)但在明顯放緩。

　　而且，終端市場需求逐漸從智能手機(jī)轉(zhuǎn)向人工智能，這種轉(zhuǎn)變又帶來了一個看似相悖的現(xiàn)象：需求集中在云端的高算力AI芯片，一邊要求使用先進(jìn)制程，一邊又要求成本平衡。

　　這種情況下，全周圍柵極（GAA）的出現(xiàn)，從技術(shù)層面為制程突破提供了可行解決方案，但伴隨著制程復(fù)雜性的增加和制造成本的劇增。而芯片制造商要在推進(jìn)技術(shù)創(chuàng)新的同時考慮成本和可行性，于是先進(jìn)封裝就成了代工廠的另一把尖刀。

　　恰好，這兩條路徑被臺積電為數(shù)不多的對手三星和英特爾拿捏了。

　　在3nm節(jié)點(diǎn)，三星選擇GAA以期實現(xiàn)追趕跨越式發(fā)展，臺積電則堅守FinFET；英特爾則計劃在2nm節(jié)點(diǎn)趕上臺積電，且希望在先進(jìn)封裝技術(shù)上大力投入建立優(yōu)勢。

　　那么問題來了，用臺積電的方式打敗臺積電，可行嗎？

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　　從3nm開始超車

　　在半導(dǎo)體制程技術(shù)中，2nm確實被視為可能的物理極限。因為當(dāng)晶體管的尺寸縮小到這個程度時，量子效應(yīng)開始變得顯著，可能會導(dǎo)致電子的行為變得不可預(yù)測。

　　這種現(xiàn)象被稱為量子隧道效應(yīng)，它可能會導(dǎo)致電子“跳躍”到它們不應(yīng)該去的地方，從而導(dǎo)致芯片的性能下降。

　　全周圍柵極（GAA）晶體管是一種新型的晶體管設(shè)計，它可以在更小的制程下提供更好的性能。

　　在GAA晶體管中，柵極材料包圍了晶體管的源和漏，從而提供了更好的電流控制。這可以幫助減少量子隧道效應(yīng)，從而使得在2nm甚至更小的制程下的芯片制造成為可能。

　　而從規(guī)劃來看，臺積電、三星和英特爾不約而同的搞起了制程競速賽，雖然大的時間節(jié)點(diǎn)都是2022-2023年進(jìn)入3nm、2025年進(jìn)入2nm商業(yè)化階段。但細(xì)微處仍有不同：

　　在關(guān)鍵的3nm節(jié)點(diǎn)上，三星罕見的率先量產(chǎn)，并且還是用更先進(jìn)的GAA技術(shù)。臺積電雖然隨后也宣布了3nm量產(chǎn)，不過仍是沿用FinFET技術(shù)。

　　臺積電總裁魏哲家的理由是，“選擇沿用FinFET，是經(jīng)過考慮良久，制程技術(shù)推出不是（為了）好看，是要實用，要協(xié)助客戶讓產(chǎn)品持續(xù)推進(jìn)。”

　　當(dāng)然這是略顯敷衍的官方辭令，真正的原因恐怕是即便三星率先量產(chǎn)3nm，但因為在5nm節(jié)點(diǎn)能耗翻車，導(dǎo)致沒幾家客戶敢吃3nm的螃蟹，只有用量相對較小的礦機(jī)芯片買家。

　　三星最近幾年的晶圓制造處于追趕階段，需要在3nm時代尋找技術(shù)架構(gòu)差異化，拉近與臺積電芯片代工方面的技術(shù)差距，用更激進(jìn)的策略來獲取客戶。

　　這就給了臺積電以靜制動的時間差。

　　臺積電被廣泛認(rèn)為是一個保守但穩(wěn)定的制程技術(shù)開發(fā)者，他們傾向于確保新技術(shù)的成熟和可靠性，然后再進(jìn)行部署，而不是急于將新技術(shù)推向市場。這種方法可以降低技術(shù)失敗的風(fēng)險，提高其芯片的產(chǎn)量和質(zhì)量，從而確保客戶的滿意度。

　　例如，三星在2018年開始在其7nm工藝中使用EUV，然而臺積電選擇等待。直到EUV工具的穩(wěn)定性和成熟性得到確認(rèn)，以及相關(guān)問題得到解決或至少得到確定，才在2019年的N7+工藝中開始使用EUV。

　　這種謹(jǐn)慎的方法有助于臺積電確保其制程技術(shù)的穩(wěn)定性和可預(yù)測性，從而提供高質(zhì)量的芯片給其客戶。

　　不過從時間節(jié)點(diǎn)上看，3nm還未能給臺積電帶來紙面上的收益。在最新財報里，臺積電來自先進(jìn)制程的收入貢獻(xiàn)合計達(dá)53%，其中5nm的收入占比為30%，7nm為23%。

　　而來自券商的消息是，臺積電3nm已獲得全球最大客戶A的訂單，從2023年下半年貢獻(xiàn)收益。明眼人一看就知道客戶A是蘋果，今年6月就有消息傳出臺積電2023年近90%的3nm產(chǎn)能被蘋果占據(jù)。

　　但壞消息是，傳言蘋果要求臺積電承擔(dān)未合格芯片成本。這種情況在半導(dǎo)體行業(yè)非常罕見，臺積電3nm初期良率大約在70%左右，蘋果如果和臺積電達(dá)成這樣的協(xié)議，可以節(jié)省數(shù)十億美元，但也意味著臺積電的成本壓力驟增。

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　　降低制造成本

　　雖然大客戶沒有嘗鮮三星的3nm，但也沒用臺積電。核心問題就在于，3nm的性價比實在沒到一定水準(zhǔn)。

　　市場研究機(jī)構(gòu)International Business Strategies（IBS）披露過一組數(shù)據(jù)，3nm芯片的設(shè)計費(fèi)用約達(dá)5-15億美元，興建一條3nm產(chǎn)線的成本約為150-200億美元。

　　這筆費(fèi)用傳導(dǎo)到代工的報價上就是：3nm工藝12英寸晶圓的報價高達(dá)3萬美元，幾乎是5nm工藝的一倍，7nm的三倍多。

　　為實現(xiàn)高性能計算，調(diào)整每個矢量變得越來越困難，芯片設(shè)計更加復(fù)雜，先進(jìn)制程的投資額大幅提升，由此帶來生產(chǎn)成本的抬升，以及因大尺寸芯片帶來的良率問題。

　　在各個方面綜合起來發(fā)現(xiàn)經(jīng)濟(jì)性遠(yuǎn)不如前，于是臺積電、英特爾、三星等就從其他技術(shù)線路突破性能瓶頸，由此chiplet、3D先進(jìn)封裝等新興方向正受到越來越高的重視。

　　由于單顆芯片面積越大，良率越低，相應(yīng)成本越高。Chiplet也稱“小芯片”或“芯粒”，它是一種功能電路塊，包括可重復(fù)使用的IP塊（芯片中具有獨(dú)立功能的電路模塊的成熟設(shè)計，也可以理解為芯片設(shè)計的中間構(gòu)件）。

　　該技術(shù)是將一個功能豐富且面積較大的芯片裸片（die）拆分成多個芯粒（chiplet），這些預(yù)先生產(chǎn)好的、能實現(xiàn)特定功能的芯粒組合在一起，通過先進(jìn)封裝的形式（比如3D封裝）被集成封裝在一起即可組成一個系統(tǒng)芯片。

　　模塊化設(shè)計思路可以提高芯片研發(fā)速度，降低研發(fā)成本。通過把大芯片分割成芯粒，可有效改善生產(chǎn)的良率，降低制造成本。

　　The Linley Group在《Chiplets Gain Rapid Adoption: Why Big Chips Are Getting Small》中提出，Chiplet技術(shù)可以將大型7nm設(shè)計的成本降低高達(dá)25%；在5nm及以下的情況下，節(jié)省的成本更大。

　　而上文提到的3D封裝，則是代工廠們探究節(jié)省制造成本的另一種體現(xiàn)。

　　2020年，臺積電將2.5D和3D封裝產(chǎn)品整合并入一個全面的品牌3D Fabric，由SoIC(系統(tǒng)整合芯片)、InFO(整合型扇出封裝技術(shù))、CoWoS(基板上芯片封裝)所組成。

　　其中，InFO技術(shù)的典型產(chǎn)品就是iPhone 7搭載的A10芯片，而CoWoS技術(shù)則是蘋果去年發(fā)布的M1 Ultra和今年發(fā)布的M2 Ultra。

　　具體來說，在封裝這一環(huán)節(jié)，臺積電將三種技術(shù)分成前、后兩個階段：

　　前端封裝(Front-end 3D)：SoIC技術(shù)是在晶圓上，將同質(zhì)或異構(gòu)小晶片都整合到一個類似SoC的晶片中，該晶片有更小的面積和更薄的外形。在外觀上，新晶片就像普通的SoC一樣，但嵌入了所需的異質(zhì)整合功能。這種前端封裝技術(shù)，是在設(shè)計階段就要考量并協(xié)同設(shè)計。

　　由于本質(zhì)就是在做一顆SoC晶片，因此只有晶圓廠可以做，且必須搭配后端封測技術(shù)不可單獨(dú)存在。

　　后端封裝(Back-end 3D)：前端封裝完成的SoIC晶片，必須搭配原有的立體封裝技術(shù)，比如臺積電的CoWoS和InFO。

　　而相關(guān)后端封裝技術(shù)也是其他封測廠商積極跨入的領(lǐng)域，未必是晶圓廠獨(dú)家生意。

　　英特爾的路數(shù)也大致相似，其先進(jìn)封裝技術(shù)IDM 2.0陸續(xù)推出2.5D封裝的嵌入式多芯片互連橋接（Embedded Multi-die Interconnect Bridge, EMIB）技術(shù)、3D堆疊的Foveros技術(shù)，以及整合2.5D與3D封裝的共嵌入式多芯片互連橋接Co-EMIB技術(shù)。

　　其中，F(xiàn)overos封裝技術(shù)利用3D堆疊整合不同的邏輯芯片，為IC設(shè)計公司提供了很大的靈活性，允許其將不同技術(shù)的IP區(qū)塊與各種記憶體和I/O元件混合和搭配。

　　英特爾認(rèn)為3D封裝能延續(xù)摩爾定律，給予設(shè)計人員橫跨散熱、功耗、高速信號傳遞和互連密度的選項，最大化和最佳化產(chǎn)品效能。

　　也因此誕生了英特爾和臺積電關(guān)于先進(jìn)封裝的投資大戰(zhàn)：

　　英特爾在2.5D/3D封裝領(lǐng)域的資本支出近兩邊分別達(dá)35億/47億美元，主要投入Foveros及EMIB等先進(jìn)封裝技術(shù)研發(fā)及產(chǎn)能擴(kuò)建；

　　臺積電在2.5D/3D封裝方面已推出CoWoS及InFO等技術(shù)并進(jìn)入量產(chǎn)，近兩年資本支出達(dá)30億/40億美元，位居全球第二，將擴(kuò)大系統(tǒng)整合芯片（SoIC）中多種3D Fabric平臺先進(jìn)封裝技術(shù)推進(jìn)及產(chǎn)能建置。

　　2017之前的十年，智能手機(jī)要求性能更高、面積更小、功耗更低的芯片。2017年以后HPC占比明顯提升，云計算尤其是AI技術(shù)發(fā)展驅(qū)動服務(wù)器等高性能計算需求，由此誕生的一個歷史轉(zhuǎn)折就是：終端市場需求從智能手機(jī)轉(zhuǎn)向人工智能。

　　但轉(zhuǎn)折還未顯著，體現(xiàn)在財報里就是臺積電來自AI芯片的提振并沒有多少。不過至少從目前看，臺積電已經(jīng)獲得了先發(fā)優(yōu)勢，英偉達(dá)、AMD等廠商已經(jīng)首選臺積電合作。

　　甚至AMD CEO蘇姿豐在媒體采訪時，被問及是否將在3nm采用三星代工的產(chǎn)品時，直接來了一波反問：“你相信韓國媒體嗎?”

　　最后，落到我們自身層面，因為眾所周知的原因，我們只能在成熟制程市場尋求跳板。無論是3/2nm下的晶體管技術(shù)，還是先進(jìn)封裝，我們都缺少一個推動國產(chǎn)替代進(jìn)步的車輪，理論上海思可以扮演這一角色，但眼下可能要多等些時間了。

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