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Applied Material(AMAT(行情 論壇)(行情 論壇)-US;應用材料)、ARM(ARMHY-US)、Cadence益華計算機(CDN(行情 論壇)-US)以及臺積電(2330-TW;TSM(行情 論壇)-US)等半導體廠商共同成立Silicon Design ChainInitiative，以發表新的低耗電設計技術，經測試后此技術在90奈米設計上可節省多達40%的耗電量。
這種低耗電設計采用ARM1136JF-S??測試芯片、ARM??Artisan??標準組件數據庫及內
存、Cadence Encounter??設計平臺以及臺積電的Reference Flow 5.0。
雖然行動裝置產品的SoC設計在半導體市場占最大的需求，但設計依舊在復難度以及耗電量之間難以取得平衡。在應用先進制程技術(如0.13微米制程以及以下的技術)時必須考慮到在合理成本下芯片的種種復雜功能需求。因此芯片開發廠商無論在延長電池壽命或散熱的議題上，都必須取得電源和效能之間的平衡。
對于主流設計廠商而言，有效的低耗電設計策略方法并不多，因為必須橫跨半導體設計供應鏈，尋求IP供應商、EDA供應商、設備供應商以及晶圓代工廠之間的合作，因而造成極大的開發支出。因此由應用材料、ARM、Cadence益華計算機及臺積電合作創建的Silicon Design ChainInitiative，可提供經過驗證的設計流程，解決產業大部分挑戰性的奈米設計難題。
Silicon Design Chain Initiative提供的相關模型、設計和分析工具，以及IP到設計成，可描繪出各公司的技術領域，提供客戶從設計到產能的驗證路徑。
在密切的合作之下，Silicon Design Chain Initiative已經采用對RTL 流程影響最小的集成電源管理方法，開發出可最佳化SoC電源和效能。這個簡化的方法結合了如enceEncounter數位IC設計平臺、Encounter RTL Compiler 合成技術、Encounter CeltIC?? NDC (奈米延遲計算器) 信號完整性分析及VoltageStorm??電源分析，以及透過lib_ecsm
library views、以Cadence的Effective Current SourceModel (ECSM) 格式支持的ARM Artisan標準組件數據庫及記憶體。
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